English
version
Задать вопрос

Новости

13 сентября 2019

Сотрудничество Cadence и TSMC ускоряет инновации в 5-нм технологиях FinFET и поддерживает проектирование и изготовление СнК следующего поколения

13 сентября 2019 года — Компания Cadence Design Systems, Inc. объявила о результатах сотрудничества с TSMC, которое обеспечило ее заказчикам возможность серийного производства систем на кристаллах (СнК) следующего поколения для мобильных устройств, высокопроизводительных вычислений, приложений связи 5G и искусственного интеллекта (ИИ) на основе 5-нм FinFET техпроцесса TSMC. В рамках совместной работы инструменты Cadence для проектирования цифровых и аналоговых схем и осуществления выходного нормоконтроля (signoff) получили сертификаты соответствия Руководству по правилам проектирования (DRM) и симулятору SPICE версии 1.0, а использование СФ-блоков Cadence было разрешено для 5-нм техпроцесса TSMC. Соответствующие дизайн-киты (PDK), включающие интегрированные инструменты, маршруты и методологии проектирования теперь доступны для традиционных и облачных сред разработки. В дополнение к этому совместные клиенты Cadence и TSMC уже провели несколько успешных тейпаутов с использованием инструментов Cadence, маршрутов и СФ-блоков в полном цикле разработки по 5-нм техпроцессу TSMC.

Сертификация инструментов разработки цифровых схем и выходного нормоконтроля на 5-нм техпроцессе

Cadence предоставила полностью интегрированный маршрут разработки цифровых схем и осуществления выходного нормоконтроля, который был сертифицирован по ведущему в отрасли 5-нм техпроцессу TSMC, преимуществом которого являются технологические упрощения за счет использования ультрафиолетовой литографии (EUV литографии). Полный маршрут Cadence включает в себя систему проектирования топологии Innovus™ Implementation System, инструменты для характеризации Liberate™ Characterization Portfolio, решение для экстракции Quantus™ Extraction Solution, решение нормоконтроля тайминга Tempus™ Timing Signoff Solution, решение для обеспечения целостности электропитания Voltus™ IC Power Integrity Solution, а также систему для верификации Pegasus™ Verification System.

Инструменты Cadence для разработки цифровых схем и осуществления выходного нормоконтроля, оптимизированные для 5-нм техпроцесса TSMC, обеспечивают поддержку EUV литографии на ключевых уровнях и обеспечивают соответствующие новые правила проектирования, позволяющие совместным клиентам сократить количество итераций и достичь улучшения параметров производительности, площади кристалла и потребляемой мощности (PPA). Некоторые из последних улучшений под 5-нм техпроцесс включают в себя предиктивное структурирование синтеза с помощью решения Genus™ Synthesis Solution, а также метод маршрутизации с контролем доступа к пинам для решения проблем электромиграции (EM) ячеек в Innovus Implementation System и Tempus ECO и поддержку статистического анализа EM в решении Voltus ™ IC Power Integrity Solution. Недавно сертифицированная система верификации Pegasus Verification System поддерживает правила техпроцесса 5-нм для всех маршрутов физической верификации TSMC, включая проверку на соответствие правилам проектирования (DRC), проверку на соответствие топологии схемы исходному списку цепей (LVS), а также использование заливки металлом свободного пространства (metal fill).

Сертификация инструментов разработки заказных и аналоговых микросхем на 5-нм техпроцессе

Портфель сертифицированных по ведущему отраслевому 5-нм техпроцессу TSMC решений Cadence в этой части включает в себя Spectre®Accelerated Parallel Simulator (APS), Spectre eXtensive Partitioning Simulator (XPS), Spectre RF Option, Spectre Circuit Simulator, решение Voltus-Fi Custom Power Integrity Solution, систему верификации Pegasus Verification System, а также платформу разработки заказных микросхем Virtuoso®, состоящую из наборов инструментов Virtuoso Layout Suite EXL, Virtuoso Schematic Editor и Virtuoso ADE Product Suite.

Команда НИОКР продукта Virtuoso активно сотрудничает с группой разработки СФ-блоков Cadence. Совместно они разрабатывают СФ-блоки смешанного сигнала на базе техпроцесса 5-нм, используя передовую методологию из последней дизайн-платформы Virtuoso. С постоянного совершенствующимися методологией проектирования и возможностями платформы Virtuoso Advanced-Node and Methodology Platform для самых современных техпроцессов TSMC, включая 5-нм техпроцесс, заказчики могут добиться лучшей производительности физического проектирования заказных схем по сравнению с традиционными неструктурированными методологиями проектирования.

Новая платформа Virtuoso Advanced-Node and Methodology Platform (ICADVM 18.1) содержит в себе функции и характеристики, необходимые для создания проектов по техпроцессу 5-нм, в том числе ускоренную методологию построчного размещения и маршрутизации заказных логических элементов, позволяющую пользователям повышать производительность и лучше справляться со сложными правилами проектирования. Cadence представила несколько новых функций, которые поддерживают 5-нм техпроцесс, включая поддержку многоуровневых затворов, универсальную привязку к множественным сеткам, поддержку правил на основе занимаемой площади, асимметричную раскраску и поддержку правил, зависящих от напряжения, поддержку аналоговых ячеек и поддержку различных новых устройств, а также конструктивные ограничения, которые являются частью правил 5-нм техпроцесса TSMC.

Поддержка техпроцесса 5-нм в СФ-блоках

Компания Cadence создает отдельный портфель СФ-блоков для поддержки 5-нм техпроцесса TSMC. Он включает в себя высокопроизводительную подсистему памяти, преобразователи SerDes с поддержкой очень высоких скоростей и аналоговые блоки для высокопроизводительных вычислений, машинного обучения и базовых станций 5G. По мере запуска инфраструктуры проектирования на основе технологии 5-нм TSMC Cadence и TSMC активно взаимодействуют с заказчиками, чтобы поддержать разработку СнК следующего поколения, внедряя в свои СФ-блоки новейшие требования в появляющихся областях применения.

«С техпроцессом 5-нм от TSMC наши клиенты получают доступ к самым передовым технологиям в отрасли и могут удовлетворить растущий спрос на вычислительную мощность, ориентированную на ИИ и 5G, — говорит Сук Ли (Suk Lee), старший директор подразделения управления инфраструктурой проектирования TSMC. — Тесно сотрудничая с Cadence, мы даем клиентам возможность эффективно дифференцироваться и с использованием наших новейших технологий быстрее выводить свои проекты на рынок».

«Мы продолжаем расширять наше сотрудничество с TSMC, чтобы упростить внедрение техпроцесса 5-нм FinFET, предоставляя клиентам доступ к новейшим инструментам и СФ-блокам для создания передовых проектов. Наша R&D команда сконцентрировалась на разработке новых функций, улучшении производительности для того, чтобы наши заказчики могли уверенно использовать предоставляемые им инструменты разработки и СФ-блоки, получать работающие с первого раза кристаллы и значительно сократить время их вывода на рынок», — отметил д-р Чин-Чи Тен (Chin-Chi Teng), старший вице-президент и генеральный директор группы Digital & Signoff Group компании Cadence.

В России Cadence представляет компания НАУТЕХ.

Оригинал этой статьи

Теги
Мы в соцсетях