English
version
Задать вопрос

Новости

12 апреля 2019

TSMC и партнеры экосистемы открытых инноваций представили первую в отрасли целостную инфраструктуру проектирования для 5-нм техпроцессаНа пути к интегральным схемам следующего поколения, ориентированным на продвинутые мобильные и высокопроизводительные вычислительные приложения

12 апреля 2019 года — Компания TSMC объявила о выпуске полной версии своей 5-нанометровой (нм) инфраструктуры проектирования в рамках платформы открытых инноваций Open Innovation Platform (OIP). Этот полноценный релиз позволяет проектировать 5-нм системы на кристалле (СнК) для передовых мобильных и высокопроизводительных (HPC) приложений следующего поколения, ориентированных на быстрорастущие рынки 5G и искусственного интеллекта (ИИ). Ведущие поставщики САПР микроэлектроники и поставщики СФ-блоков в тесном сотрудничестве с TSMC разработали и проверили в кремнии полную версию инфраструктуры проектирования, включающую технологические файлы, дизайн-киты (PDK), инструменты САПР, маршруты проектирования и СФ-блоки. Вся инфраструктура разработки на техпроцессе TSMC 5 нм уже доступна для загрузки клиентам через сервис TSMC Online.

5-нм процесс TSMC уже доступен для рискового производства, что открывает разработчикам интегральных схем следующего поколения новые возможности по оптимизации производительности и энергопотребления в мобильных приложениях и высокопроизводительных вычислителях высшего класса. По сравнению с 7-нм процессом TSMC новый техпроцесс обеспечивает увеличение плотности логических элементов в 1,8 раз и 15%-ное увеличение скорости на ядре ARM Cortex-A72, наряду с уменьшением площади, занимаемой памятью SRAM и аналоговыми устройствами. Техпроцесс 5 нм обладает преимуществом за счет технологических упрощений при использовании ультрафиолетовой литографии (EUV литографии) и показывает отличные результаты при анализе выхода годных изделий, что позволяет ожидать достижения наилучшей зрелости технологии не менее быстро, чем при внедрении техпроцессов TSMC предыдущих поколений.

Готовая инфраструктура проектирования на 5-нм техпроцессе TSMC включает в себя полные версии Руководства по правилам проектирования (DRM), SPICE-модели, дизайн-киты и проверенные в кремнии базовые и интерфейсные СФ-блоки. Также эта инфраструктура поддерживает полный спектр сертифицированных инструментов САПР и маршрутов проектирования. Опираясь на ресурсы крупнейшей в отрасли экосистемы проектирования СБИС — платформы открытых инноваций TSMC Open Innovation Platform, клиенты компании уже приступили к интенсивным проектным разработкам, прокладывая путь к тейпаутам новых продуктов, экспериментальной деятельности и выпуску первых образцов.

«С 5-нм технологией TSMC предлагает своим клиентам самый совершенный в отрасли цифровой техпроцесс для удовлетворения экспоненциально растущего спроса на вычислительную мощность, который стимулируется приложениями искусственного интеллекта и 5G, — отметил Клифф Хоу (Cliff Hou), вице-президент по НИР и развитию технологий в TSMC. 5-нм технология требует более глубокой совместной оптимизации процесса проектирования и технологии. Поэтому мы тесно сотрудничаем с нашими партнерами по экосистеме, чтобы обеспечить поставку проверенных в кремнии СФ-блоков и инструментов САПР, готовых для использования заказчиками. Как всегда, наше призвание в том, чтобы помочь нашим клиентам получать работающие с первого раза кристаллы и сократить время их вывода на рынок».

Сертификация PDK и инструментов САПР на 5-нм техпроцесс

Для производственного проектирования СБИС по 5-нм техпроцессу уже доступны самые свежие PDK, которые включают в себя схемные символы элементов, параметризуемые ячейки Pcells, нетлистинг и технологические файлы для полного маршрута проектирования, от полнозаказного проектирования, через моделирование, имплементацию, заполнение dummy-структур и экстракции до физической верификации и выходного нормоконтроля (signoff).

Компания TSMC провела работу с партнерами по экосистеме САПР СБИС, включая такие компании, как Cadence, Synopsys, Mentor Graphics и ANSYS, для оценки их полных наборов САПР по программе сертификации TSMC OIP EDA Tool Certification Program. Главным в программе сертификации был критерий кремний-ориентированности инструментов САПР, включая моделирование, физическую имплементацию (Custom Design, APR), статический анализ (STA, STA на транзисторном уровне), анализ электро-миграции и IR drop (на уровне вентилей и уровне транзисторов), физическую верификацию (DRC, LVS) и до экстракции резистивно-ёмкостных параметров (RCX). Программа сертификации TSMC помогла ее САПР-партнерам обеспечить поддержку правил проектирования TSMC 5 нм, обеспечить требуемую точность и улучшенную трассировку топологии с целью достижения оптимального соотношения мощности, потребления, производительности и площади кристалла (PPA). Это позволяет клиентам в полной мере использовать преимущества техпроцесса TSMC 5 нм.

«Опираясь на тесное сотрудничество с TSMC в течение нескольких лет, мы внедрили инновационные разработки 5-нм СнК для применения в мобильных устройствах следующего поколения, высокопроизводительных вычислительных системах и инфраструктурных приложениях, таких как ИИ и 5G, а также мы усовершенствовали наши инструменты возможностями машинного обучения для улучшения соотношения мощности, производительности и площади (PPA), — сообщил Анирут Девган (Aniruth Devgan), президент компании Cadence. Для дальнейшей поддержки производственной инфраструктуры компании TSMC 5 нм компания Cadence прошла сертификацию V1.0 по техпроцессу 5 нм и выпустила СФ-блоки и интегрированные инструменты, маршруты и методологии проектирования, которые поддерживают как традиционные, так и облачные среды, включая среду виртуального проектирования платформы OIP Virtual Design Environment от TSMC. Это должно обеспечить нашим клиентам беспроблемное использование САПР. Несколько наших общих клиентов уже успешно провели тейпауты на 5 нм, используя инструменты Cadence, маршруты и СФ-блоки для сквозного проектирования и выпуска продуктов в производство».

«Mentor гордится тем, что в очередной раз тесно сотрудничает с TSMC, чтобы наши общие клиенты могли быстро разрабатывать и поставлять самые современные микросхемы с использованием передовой 5-нм технологии TSMC, — заявил Джо Савицки (Joe Sawicki), исполнительный вице-президент Mentor IC EDA. Наши платформы физической верификации Analog FastSPICE и Calibre использовались в проектах на 5-нм техпроцессе клиентами TSMC с самого раннего этапа его освоения. Эти инструменты были сертифицированы TSMC и в настоящее время внедряются компаниями, которым требуется продвинутая 5-нм технология для разработки и вывода на рынок инновационных интегральных схем для мобильных устройств, высокопроизводительных вычислений, автомобильной промышленности, рынков искусственного интеллекта, интернета вещей, носимых устройств».

«В нашем тесном партнерстве с TSMC по 5-нм техпроцессу мы рассматривали большое разнообразие подходов к разработке с целью повысить и оптимизировать соотношение производительности, мощности и площади (PPA) при низком напряжении питания, — сказал Сассин Гази (Sassine Ghazi), один из генеральных директоров подразделения Design Group компании Synopsys Inc. Такой подход раннего и глубокого сотрудничества в сочетании с передовыми инновациями в наших сертифицированных TSMC инструментах для цифрового, топологического и аналогового проектирования позволяет нашим общим клиентам немедленно и с полной уверенностью в успехе приступить к разработке высококачественных проектов на технологии 5 нм. Используя предоставляемые компанией Synopsys платформу Fusion Design Platform и решение DesignWare IP, разработчики могут создавать конкурентоспособные проекты высокопроизводительных вычислительных устройств, ориентированных на рынки мобильной связи 5G и искусственного интеллекта».

Маршруты проектирования по техпроцессу 5 нм

Помимо сертификации инструментов TSMC также провела вместе с САПР-партнерами сертификацию маршрутов проектирования на реальных проектах для валидации маршрутов как для аналоговых, так и для цифровых проектов. Сертифицируемый маршрут проектирования должен был соответствовать критическим требованиям к имплементации проекта с использованием сертифицированных инструментов соответствующих САПР-партнеров. Критерии сертификации охватывали готовность инструментов к использованию, их надежность, производительность, корреляцию между инструментами имплементации и выходного нормоконтроля, а также соответствие проектных ТЗ реализованным проектам. Благодаря кропотливой разработке, совершенствованию и сертификации инструментов и маршрутов TSMC помогает клиентам реализовывать свои проекты до оптимизированных решений, сокращая время доработки проектов и увеличивая шансы на выпуск рабочего продукта с первого раза на техпроцессе TSMC 5 нм. Кроме того, TSMC также предоставляет эталонные маршруты, использующие новые методологии проектирования для повышения качества и эффективности, для приложений в области мобильных устройств и высокопроизводительных вычислений (HPC).

Базовые СФ-блоки и СФ-блоки третьих сторон

Инфраструктура разработки TSMC 5 нм включает в себя обширный портфель СФ-блоков, готовый удовлетворить потребности как сегмента передовых мобильных устройств, так и HPC-приложений, ориентированных на 5-нм техпроцесс. Базовый набор СФ-блоков включает в себя как высокоплотные, так и высокопроизводительные библиотеки стандартных ячеек и компиляторов памяти, которые предоставляются компанией TSMC и её партнерами по экосистеме СФ-блоков.

Партнеры TSMC по СФ-блокам также предлагают интерфейсные IP-ядра, поддерживающие как мобильные вычисления, так и HPC. IP-ядра, такие как LPDDR или MIPI PHY, оптимизированы для мобильных решений, тогда как DDR PHY оптимизированы под специализированные приложения HPC для промышленных предприятий. Другие IP-ядра, такие как USB и PCIe PHY, поддерживают оба сегмента. Эти 5-нм IP-ядра готовы к использованию, а отчеты IP Silicon reports можно получить от TSMC и ее партнеров.

Оригинал этой статьи